Reducción de la fluctuación en las colas de CoS jerárquicas

Fluctuación de colas en función de la cantidad máxima de colas

Cada chip de cola en una tarjeta de interfaz modular (MIC) o un concentrador de puerto modular (MPC) aloja internamente un hilo de rueda de velocidad que actualiza los créditos del modelador en los moldeadores disponibles en cada nivel de jerarquía de programación. En cada nivel jerárquico, la duración de este período de actualización determina dos características clave de la programación:

• El búfer mínimo necesario para que la cola pase paquetes sin que se caiga.

• El grado de fluctuación que se encuentra en la cola.

En cada nivel de jerarquía, la duración del período de actualización de la rueda de velocidad depende del número de entidades habilitadas para ese nivel de nodo. Dado que el tráfico se pone en cola en el nivel 5 (colas) y se programa hacia arriba para el nivel 1 (el puerto), la cantidad de entidades (colas) habilitadas en el nivel 5 determina el número de entidades (interfaces lógicas, conjuntos de interfaces o puertos) habilitadas en los otros niveles de la jerarquía de programación. Por extensión, el número de colas habilitadas para una jerarquía de nodo de programador determinada determina la longitud del período de actualización en todos los niveles de jerarquía. En consecuencia, limitar el número máximo de colas admitidas por un MIC o MPC de cola jerárquico puede reducir la fluctuación en las colas. Para configurar la cantidad máxima de colas permitidas por MIC o MPC de cola jerárquica, incluya la max-queues instrucción en el [edit chassis fpc slot-number] nivel jerárquico.

Colas máximas predeterminadas para MIC y MPC jerárquicos de cola

El chip QX en un MIC o MPC consta de dos mitades simétricas, y cada mitad admite un máximo de 64 K colas (128 K colas por chip QX). Las MIC de 10 Gigabit Ethernet de 2 y 4 puertos con XFP y las tarjetas de línea MPC1_Q tienen un conjunto de chips y pueden admitir un máximo de 128 K colas, distribuidas en las dos particiones del chip QX único. Las tarjetas de línea MPC2 Q y MPC2 EQ tienen dos conjuntos de chips y pueden admitir un máximo de 256 K colas, distribuidas en las cuatro particiones de los dos chips QX.

En la Tabla 1 se enumera el número máximo de colas admitidas por defecto y el período de actualización de la rueda de velocidad correspondiente para cada MIC o MPC de cola jerárquica.

Tabla 1: Colas máximas predeterminadas y períodos de actualización de la rueda de velocidad correspondientes

Modelo de enrutador	MIC o MPC de cola jerárquica	Colas máximas	Período de actualización de la rueda de velocidad
Modulares MX5, MX10, MX40 y MX80	MIC de 10 Gigabit Ethernet de 2 puertos con XFP La tarjeta base del chasis aloja un proceso de motor de reenvío de paquetes basado en conjunto de chips que funciona en modo independiente. El chip QX único está compuesto por dos particiones que admiten colas de 64 K para los puertos de salida.	128 K	1,6 ms
MX240, MX480, MX960, MX2010 y MX2020	MPC1 Q La tarjeta de línea MPC1 Q aloja un proceso de motor de reenvío de paquetes basado en conjunto de chips que funciona en modo de estructura. El chip QX único está compuesto por dos particiones que admiten colas de 64 K para los puertos de salida.	128 K	1,6 ms
	MPC2 Q La tarjeta de línea Q MPC2 aloja dos procesos de motor de reenvío de paquetes basados en conjuntos de chips que operan en modo de estructura. Los dos chips QX están compuestos por cuatro particiones que admiten colas de 64 K para los puertos de salida.	256 K	1,6 ms
	Ecualizador MPC2 La tarjeta de línea EQ MPC2 aloja dos procesos de motor de reenvío de paquetes basados en conjuntos de chips que operan en modo de estructura. Los dos chips QX están compuestos por cuatro particiones que admiten colas de 64 K para los puertos de salida.	256 K	2,6 ms

Puede configurar MIC y MPC jerárquicos de cola para admitir un número máximo reducido de colas. De este modo, se reduce el período de actualización de la rueda de velocidad utilizado por el chip QX, lo que a su vez reduce la fluctuación en las colas de las interfaces de salida alojadas en la tarjeta de línea.

Configuración de la granularidad de la velocidad como una función del período de actualización de la rueda de velocidad

Reducir la longitud del período de actualización de la rueda de velocidad de chip QX, además de reducir la fluctuación en las colas de programación jerárquicas, también aumenta indirectamente la granularidad de la forma.

Para una velocidad de línea de puerto dada y un nivel de jerarquía de programación, la granularidad de la configuración es una función del tamaño de crédito mínimo del shaper y del período de actualización de la rueda de velocidad vigente como resultado de la cantidad de colas compatibles con la tarjeta de línea.

En la tabla 2 , se muestra cómo se calcula la granularidad de la formación para tarjetas de línea MIC y MPC jerárquicas no mejoradas con valores predeterminados para el tamaño mínimo de crédito del shaper y para el período de actualización de la rueda de tasa.

Tabla 2: Granularidades de configuración predeterminada en MIC y MPC no mejorados de cola

Tipo de puerto	Nivel de jerarquía	Valores predeterminados de MIC o MPC de cola no mejorada		Cálculo de la granularidad de la formación
		Crédito mínimo	Período de actualización
Cola de 1 Gbps	Nivel 1 (puerto), nivel 4 (colas)	4 bytes  =   32 bits	13.33 ms  =  0.01333 sec	32 bits  /  0.01333 sec  =    2.4 Kbps
	Nivel 2, Nivel 3	16 bytes  =  128 bits	1.66 ms  =  0.00166 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
Cola de 10 Gbps	Nivel 1 (puerto), nivel 4 (colas)	16 bytes  =  128 bits	13.33 ms  =  0.01333 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
	Nivel 2, Nivel 3	64 bytes  =  512 bits	1.66 ms  =  0.00166 sec	512 bits  /  0.01333 sec  =  38.4 Kbps