스케줄러 맵 적용 및 IQ PIC의 물리적 인터페이스에 속도 셰이핑
이 주제는 다양한 유형의 IQ PIC에서 스케줄러 맵과 셰이핑 속도를 물리적 인터페이스에 구성하고 적용하는 방법을 설명합니다.
최대 대역폭 속도(셰이핑 속도)를 bps로 지정할 수 있습니다. 완전한 십진수 또는 십진수 뒤에 약 k
어(1,000), (1,000,000) m
또는 g
(1,000,000,000)가 뒤따릅니다. 물리적 인터페이스의 경우 범위는 1000 ~6,400,000,000,000,000bpps입니다. IQ2 기가비트 이더넷 PIC의 경우, 최소 80,000bps, IQ2 10기가비트 이더넷 PIC의 경우 최소 160,000bpps입니다. (논리적 인터페이스의 경우 범위는 1000~32,000,000,000bpps입니다.) PIC의 모든 물리적 인터페이스에 할당하는 대역폭의 합계는 PIC의 대역폭을 초과해서는 안 됩니다.
MX 시리즈 라우터의 경우, 계층 수준에서 물리적 인터페이스 [edit class-of-service interfaces interface-name]
의 셰이핑 속도 값은 최소 160Kbps여야 합니다.
물리적 인터페이스 대역폭을 초과하는 셰이핑 속도를 구성하는 경우, 새로운 구성은 무시되고 이전 구성은 그대로 유지됩니다. 예를 들어 물리적 인터페이스 대역폭의 80%인 셰이핑 속도를 구성하는 경우, 구성을 물리적 인터페이스 대역폭의 120%로 변경하면 80% 설정이 그대로 유지됩니다. PIC가 다시 시작되지 않는 한 이는 사실입니다. 이 경우 기본 대역폭이 적용됩니다. 앞서 언급했듯이 기본 대역폭은 채널 대역폭 및 시간 슬롯 할당을 기반으로 합니다.
선택적으로 스케줄러 맵 적용 및 DLCI 및 VLAN에 속도 셰이핑에 설명된 대로 논리적 인터페이스에서 스케줄링 및 속도 셰이핑을 구성하실 수 있습니다. 일반적으로 논리적 및 물리적 인터페이스 트래픽 셰이핑은 상호 배타적입니다. 계층 수준 또는 계층 수준에서 문을 [edit class-of-service interfaces interface-name]
포함할 [edit class-of-service interfaces interface-name unit logical-unit-number]
수 있지만 둘 다 포함 shaping-rate
할 수는 없습니다. 기가비트 이더넷 IQ2 및 IQ2E PIC의 경우 계층 트래픽 쉐이핑을 구성할 수 있습니다. 이는 셰이핑이 물리적 인터페이스와 논리적 인터페이스 모두에서 수행됨을 의미합니다. 자세한 내용은 물리적 인터페이스 및 논리적 인터페이스 모두에 대한 입력 셰이핑 속도 구성을 참조하십시오.
자세한 내용은 다음 섹션을 참조하십시오.
예: 셰이핑 속도 적용
이 주제는 셰이핑 속도를 계산하는 방법과 셰이핑 속도를 구성하고 적용하는 방법에 대한 두 가지 예를 보여줍니다. 여기에는 다음 섹션이 포함됩니다.
- 셰이핑 속도 계산
- 예: 채널화된 T1 IQ PIC에서 명확한 채널 T1 인터페이스에 셰이핑 속도 적용
- 예: 채널화된 E1 IQ PIC에서 명확한 채널 E1 인터페이스에 셰이핑 속도 적용
셰이핑 속도 계산
셰이핑 속도 및 WRR의 경우, 계산에 포함된 정보는 표 1에 표시된 대로 PIC 유형에 따라 다릅니다.
10포트 10기가비트 OSE(Oversubscribed Ethernet) PIC 및 기가비트 이더넷 IQ2 PIC는 수신 스케줄링 및 쉐이핑을 지원하는 고유합니다. 10포트 10기가비트 OSE 및 기가비트 이더넷 IQ2 PIC에 대한 계산은 수신 및 송신 스케줄링 및 셰이핑 모두에 적용됩니다. 다른 PIC의 경우 계산은 송신 스케줄링 및 셰이핑에만 적용됩니다.
자세한 내용은 Enhanced IQ2 PIC 개요에서 CoS(coS)를 참조하십시오.
PIC 유형 |
플랫폼 |
셰이핑 속도 및 WRR 계산에는 |
---|---|---|
10포트 10기가비트 OSE PIC |
T 시리즈 코어 라우터 |
수신 및 송신: L3 헤더 + L2 헤더 + FCS(Frame Check Sequence) + IPG(interpacket Gap) + 프리앰블 |
기가비트 이더넷 IQ2 PIC |
모든 |
수신 및 송신: L3 헤더 + L2 헤더 + 프레임 체크 시퀀스(FCS) |
기가비트 이더넷 IQ PIC |
모든 |
L3 헤더 + L2 헤더 + FCS |
SONET/SDH 인터페이스가 있는 IQ PIC |
모든 |
L3 헤더+ L2 헤더 + FCS |
예: 채널화된 T1 IQ PIC에서 명확한 채널 T1 인터페이스에 셰이핑 속도 적용
채널화된 T1 IQ PIC에서 명확한 채널 T1 인터페이스에 셰이핑 속도를 적용하기 위해 다음을 수행합니다.
예: 채널화된 E1 IQ PIC에서 명확한 채널 E1 인터페이스에 셰이핑 속도 적용
채널화된 E1 IQ PIC에서 명확한 채널 E1 인터페이스에 셰이핑 속도를 적용하는 경우:
예: 스케줄러 맵 적용 및 IQ PIC의 물리적 인터페이스에 속도 셰이핑
다음 섹션에서는 스케줄러 맵과 셰이핑 속도를 구성하고 다양한 물리적 인터페이스 유형에 적용하는 방법에 대한 예를 제공합니다.
다음 예가 포함되어 있습니다.
- 예: 채널화된 T1 IQ PIC에서 채널화된 T1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
- 예: 채널화된 E1 IQ PIC에서 채널화된 E1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
- 채널화된 DS3 IQ PIC에서 Clear-Channel T3 인터페이스에 스케줄러 맵 및 셰이핑 속도 적용
- 채널화된 DS3 IQ PIC에서 스케줄러 맵 및 셰이핑 속도를 분획 T1 인터페이스에 적용
- 채널화된 DS3 IQ PIC의 채널화된 T3 인터페이스에서 T1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
예: 채널화된 T1 IQ PIC에서 채널화된 T1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
채널화된 T1 IQ PIC에서 clear 채널 T1 인터페이스에 스케줄러 맵 및 셰이핑 속도를 적용하는 경우:
이 절차의 경우 스케줄러 맵도 구성해야 합니다. 스케줄러 맵 구성에 대한 자세한 내용은 스케줄러 맵 구성을 참조하십시오.
예: 채널화된 E1 IQ PIC에서 채널화된 E1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
채널화된 E1 IQ PIC에서 명확한 채널 E1 인터페이스에 스케줄러 맵 및 셰이핑 속도를 적용하는 경우:
이 절차의 경우 스케줄러 맵도 구성해야 합니다. 스케줄러 맵 구성에 대한 자세한 내용은 스케줄러 맵 구성을 참조하십시오.
채널화된 DS3 IQ PIC에서 Clear-Channel T3 인터페이스에 스케줄러 맵 및 셰이핑 속도 적용
채널화된 DS3 IQ PIC에서 명확한 채널 T3 인터페이스에 스케줄러 맵 및 셰이핑 속도를 적용하는 경우:
이 절차의 경우 스케줄러 맵도 구성해야 합니다. 스케줄러 맵 구성에 대한 자세한 내용은 스케줄러 맵 구성을 참조하십시오.
채널화된 DS3 IQ PIC에서 스케줄러 맵 및 셰이핑 속도를 분획 T1 인터페이스에 적용
채널화된 DS3 IQ PIC에서 스케줄러 맵과 셰이핑 속도를 일부 T1 인터페이스에 적용하는 경우:
이 절차의 경우 스케줄러 맵도 구성해야 합니다. 스케줄러 맵 구성에 대한 자세한 내용은 스케줄러 맵 구성을 참조하십시오.
채널화된 DS3 IQ PIC의 채널화된 T3 인터페이스에서 T1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도 적용
채널화된 T3 채널화된 DS3 IQ PIC에서 T1 인터페이스의 DS0 채널에 스케줄러 맵 및 셰이핑 속도를 적용하려면:
이 절차의 경우 스케줄러 맵도 구성해야 합니다. 스케줄러 맵 구성에 대한 자세한 내용은 스케줄러 맵 구성을 참조하십시오.