계층적 CoS 대기열의 지터 감소

최대 대기열 수의 함수로 대기열 지터

MIC(Modular Interface Card) 또는 MPC(Modular Port Concentrator)의 각 큐잉 칩은 내부적으로 스케줄링 계층의 각 수준에서 사용할 수 있는 셰이퍼에 셰이퍼 크레딧을 업데이트하는 속도 휠 스레드를 호스팅합니다. 각 계층 수준에서 이 업데이트 기간의 길이는 스케줄링의 두 가지 주요 특성을 결정합니다.

• 대기열이 패킷을 손실하지 않고 통과하는 데 필요한 최소 버퍼입니다.

• 대기열에서 발생하는 지터 의 정도.

각 계층 수준에서 속도 휠 업데이트 기간의 길이는 해당 노드 수준에 대해 활성화된 엔터티 수에 따라 달라집니다. 트래픽이 레벨 5(대기열)에서 큐잉되고 레벨 1(포트)까지 상향 예약되므로, 레벨  5에서 활성화된 엔터티 수(대기열)는 스케줄링 계층의 다른 수준에서 활성화된 엔터티 수(논리적 인터페이스, 인터페이스 세트 또는 포트)를 결정합니다. 확장으로 주어진 스케줄러 노드 계층에 대해 활성화된 대기열 수가 모든 계층 수준에서 업데이트 기간 길이를 결정합니다. 결과적으로, 계층적 큐잉 MIC 또는 MPC가 지원하는 최대 대기열 수를 제한하면 대기열의 지터를 줄일 수 있습니다. 계층적 큐잉 MIC 또는 MPC당 허용되는 최대 대기열 수를 구성하려면 계층 수준에서 문을 [edit chassis fpc slot-number] 포함합니다max-queues.

계층적 큐잉 MIC 및 MPC에 대한 기본 최대 대기열

MIC 또는 MPC의 QX 칩은 2개의 대칭적 반으로 구성되며, 각 절반은 최대 64K 대기열(QX 칩당 128K 대기열)을 지원합니다. XFP가 있는 2포트 및 4포트 10기가비트 이더넷 MIC와 MPC1_Q 라인 카드에는 1개의 칩셋이 있으며 단일 QX 칩의 두 파티션에 분산된 최대 128K 대기열을 지원할 수 있습니다. MPC2 Q 및 MPC2 EQ 라인 카드에는 2 개의 칩셋이 있으며 최대 256 개의 K 대기열을 지원할 수 있으며, 2개의 QX 칩의 4개 파티션에 분산되어 있습니다.

표 1 에는 기본적으로 지원되는 최대 대기열 수와 각 계층 큐잉 MIC 또는 MPC에 대한 해당 속도 휠 업데이트 기간이 나열되어 있습니다.

표 1: 기본 최대 대기열 및 해당 속도 휠 업데이트 기간

라우터 모델	계층적 큐잉 MIC 또는 MPC	최대 대기열	속도 휠 업데이트 기간
MX5, MX10, MX40 및 MX80 모듈형	XFP가 포함된 2포트 10기가비트 이더넷 MIC 섀시 베이스 보드는 독립형 모드에서 작동하는 하나의 칩셋 기반 패킷 전달 엔진 프로세스를 호스팅합니다. 단일 QX 칩은 송신 포트용 64K 대기열을 각각 지원하는 두 개의 파티션으로 구성됩니다.	128K	1.6ms
MX240, MX480, MX960, MX2010 및 MX2020	MPC1 Q MPC1 Q 라인 카드는 패브릭 모드에서 작동하는 하나의 칩셋 기반 패킷 전달 엔진 프로세스를 호스팅합니다. 단일 QX 칩은 송신 포트용 64K 대기열을 각각 지원하는 두 개의 파티션으로 구성됩니다.	128K	1.6ms
	MPC2 Q MPC2 Q 라인 카드는 패브릭 모드에서 작동하는 두 개의 칩셋 기반 패킷 전달 엔진 프로세스를 호스팅합니다. 두 개의 QX 칩은 각각 송신 포트용 64K 대기열을 지원하는 4 개의 파티션으로 구성됩니다.	256K	1.6ms
	MPC2 EQ MPC2 EQ 라인 카드는 패브릭 모드에서 작동하는 2 개의 칩셋 기반 패킷 전달 엔진 프로세스를 호스팅합니다. 두 개의 QX 칩은 각각 송신 포트용 64K 대기열을 지원하는 4 개의 파티션으로 구성됩니다.	256K	2.6ms

줄어 있는 최대 대기열 수를 지원하도록 계층적 큐잉 MIC 및 MPC를 구성할 수 있습니다. 이를 통해 QX 칩이 사용하는 속도 휠 업데이트 기간을 단축하여 라인 카드에 호스팅된 송신 인터페이스의 대기열의 지터를 줄입니다.

속도 휠 업데이트 기간의 기능으로 세분화된 속도 형성

QX 칩 속도 휠 업데이트 기간의 기간을 단축하고 계층적 스케줄링 대기열의 지터를 줄이는 것 외에도 쉐이핑 세분화도 간접적으로 증가합니다.

주어진 포트 회선 속도 및 스케줄링 계층 수준의 경우, 셰이핑 세분화는 라인 카드에서 지원하는 대기열 수의 결과로 사실상 최소 셰이퍼 크레딧 크기와 속도 휠 업데이트 기간의 기능입니다.

표 2 는 최소 셰이퍼 크레딧 크기와 속도 휠 업데이트 기간의 기본값이 아닌 비개선 계층 큐잉 MIC 및 MPC 라인 카드에 대해 세분화 셰이핑이 어떻게 계산되는지 보여줍니다.

표 2: 비 향상 큐잉 MIC 및 MPC에서 기본 셰이핑 세분화

포트 유형	계층 수준	비-향상된 큐잉 MIC 또는 MPC 기본값		세분화 셰이핑 계산
		최소 크레딧	업데이트 기간
1Gbps 큐잉	레벨 1 (포트), 레벨 4 (대기열)	4 bytes  =   32 bits	13.33 ms  =  0.01333 sec	32 bits  /  0.01333 sec  =    2.4 Kbps
	레벨 2, 레벨 3	16 bytes  =  128 bits	1.66 ms  =  0.00166 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
10Gbps 큐잉	레벨 1 (포트), 레벨 4 (대기열)	16 bytes  =  128 bits	13.33 ms  =  0.01333 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
	레벨 2, 레벨 3	64 bytes  =  512 bits	1.66 ms  =  0.00166 sec	512 bits  /  0.01333 sec  =  38.4 Kbps