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Configuración del modo de reloj de serie

 

Configuración del modo de reloj de serie

De forma predeterminada, las interfaces de serie utilizan el modo de reloj de bucle. Para las interfaces EIA-530 y V. 35, puede configurar cada puerto del PIC de manera independiente para el uso de Loop, DCE o el modo de reloj interno. Para las interfaces X. 21, solo se admite el modo de reloj de bucle.

Los tres modos de reloj funcionan de la siguiente manera:

  • El modo—de reloj de bucle utiliza’los datos del reloj de entrada de reloj de DCE a la del DCE para el dte.

  • El modo—de reloj DCE usa el reloj TxC, que se genera mediante el DCE específicamente para que lo utilice el dte como el’reloj de transmisión DTE.

  • El modo—de reloj interno también se conoce como intervalos de línea, utiliza un reloj generado internamente. Puede configurar la velocidad de este reloj si incluye la clock-rate instrucción en los [edit interfaces se-pim/0/port serial-options] niveles de [edit interfaces se-fpc/pic/port dte-options] jerarquía o. Para obtener más información acerca de la velocidad de reloj Configuración de la velocidad de reloj del DTEde dte, consulte.

Tenga en cuenta que el modo de sincronización DCE y el modo de reloj de bucle usan relojes externos generados por el DCE.

Figura 1muestra los orígenes de reloj del bucle, DCE y los modos de sincronización interno.

Figura 1: Modo de reloj de interfaz serie
Modo de reloj de interfaz serie

Para configurar el modo de reloj de una interfaz serie, incluya la clocking-mode siguiente instrucción:

Puede incluir esta instrucción en los siguientes niveles de jerarquía:

  • [edit interfaces se-pim/0/port serial-options]

  • [edit interfaces se-fpc/pic/port serial-options]

Cómo invertir el reloj de transmisión de la interfaz serie

Cuando se utiliza un modo de reloj (DCE o Loop) que se cronometra externamente, los cables largos pueden introducir un desplazamiento de fase para los datos y reloj de transmisión de DTE. A velocidades altas, este cambio de fase puede ocasionar errores. Al invertir el reloj de transmisión, se corrige el cambio de fase y, por lo tanto, se reducen las tasas de error.

De forma predeterminada, el reloj de transmisión no se invierte. Para invertir el reloj de transmisión, incluya transmit-clock invert la instrucción:

Puede incluir esta instrucción en los siguientes niveles de jerarquía:

  • [edit interfaces se-pim/0/port serial-options]

  • [edit interfaces se-fpc/pic/port serial-options]

Configuración de la velocidad de reloj del DTE

De forma predeterminada, la interfaz serie tiene una velocidad de reloj de 16,384 MHz. Para las interfaces EIA-530 y V. 35 con el modo de sincronización interna configurado, puede configurar la velocidad de reloj.

Para configurar la velocidad del reloj, incluya clock-rate la instrucción:

Puede incluir esta instrucción en los siguientes niveles de jerarquía:

  • [edit interfaces se-pim/0/port serial-options]

  • [edit interfaces se-fpc/pic/port serial-options]

Puede configurar las siguientes velocidades de interfaz:

  • 2,048 MHz

  • 2,341 MHz

  • 2,731 MHz

  • 3,277 MHz

  • 4,096 MHz

  • 5,461 MHz

  • 8,192 MHz

  • 16,384 MHz

Aunque la interfaz serie está diseñada para su uso con el índice predeterminado de 16,384 MHz, es posible que sea necesario usar una velocidad más lenta si se prevalece alguna de las condiciones siguientes:

  • El cable de interconexión es demasiado largo para funcionar eficazmente.

  • El cable de interconexión se expone a una fuente de ruido extraña que podría ocasionar una tensión no deseada superior a + 1 voltios, medidos de forma diferenciada entre el conductor de la señal y el circuito al final de la carga del cable, con una resistencia de 50 ohmios sustituida por el generador.

  • Es necesario reducir al mínimo la interferencia con otras señales.

  • Es necesario invertir las señales.

Para obtener información detallada acerca de la relación entre la velocidad de señalización y la distancia del cable de interfaz, consulte los siguientes estándares:

  • EIA-422-A, Características eléctricas de los circuitos balanceados de interfaz digital de tensión

  • EIA-423-A, Características eléctricas de los circuitos desbalanceados de voltaje de interfaz digital

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