Jitter-Reduzierung in hierarchischen CoS-Warteschlangen

Warteschlangen jitter als Funktion der maximalen Anzahl von Warteschlangen

Jeder Warteschlangenchip auf einer modularen Schnittstellenkarte (MIC) oder einem Modular Port Concentrator (MPC) hostt intern einen Rate-Rad-Thread , der die Shaper-Credits in die auf jeder Ebene der Planungshierarchie verfügbaren Shaper aktualisiert. Auf jeder Hierarchieebene bestimmt die Länge dieses Aktualisierungszeitraums zwei wichtige Merkmale der Planung:

• Der mindeste Puffer, der für die Warteschlange benötigt wird, um Pakete ohne Abbruch zu passieren.

• Der Grad des Jitters , der in der Warteschlange auftritt.

Auf jeder Hierarchieebene hängt die Länge des Aktualisierungszeitraums für das Rad von der Anzahl der für diese Knotenebene aktivierten Entitäten ab. Da der Datenverkehr auf Ebene 5 (Warteschlangen) in die Warteschlange gestellt und auf Ebene 1 (port) geplant wird, bestimmt die Anzahl der auf Ebene 5 aktivierten Entitäten (Warteschlangen) die Anzahl der Entitäten (logische Schnittstellen, Schnittstellensätze oder Ports), die auf den anderen Ebenen der Planungshierarchie aktiviert sind. Darüber hinaus bestimmt die Anzahl der Für eine bestimmte Scheduler-Knotenhierarchie aktivierten Warteschlangen die Länge des Aktualisierungszeitraums auf allen Hierarchieebenen. Folglich kann die Begrenzung der maximalen Anzahl von Warteschlangen, die durch ein hierarchisches Warteschlangen-MIC oder MPC unterstützt werden, den Jitter in den Warteschlangen reduzieren. Um die maximale Anzahl von Warteschlangen pro hierarchischer Warteschlangen MIC oder MPC zu konfigurieren, fügen Sie die max-queues Anweisung auf [edit chassis fpc slot-number] Hierarchieebene ein.

Maximale Standardwarteschlangen für hierarchische Warteschlangen-MICs und MPCs

Der QX-Chip auf einem MIC oder MPC besteht aus zwei symmetrischen Hälften, und jede Hälfte unterstützt maximal 64 K Warteschlangen (128 K Warteschlangen pro QX-Chip). Die 10-Gigabit-Ethernet-MICs mit 2 Ports und 4 Ports mit XFP und den MPC1_Q Linecards verfügen über einen Chipsatz und können maximal 128-K-Warteschlangen unterstützen, die auf die beiden Partitionen des einzelnen QX-Chips verteilt sind. Die MPC2 Q- und MPC2-EQ-Linekarten verfügen über zwei Chipsätze und können maximal 256 K Warteschlangen unterstützen, die auf die vier Partitionen der beiden QX-Chips verteilt sind.

Tabelle 1 listet die maximale Anzahl der standardmäßig unterstützten Warteschlangen und den entsprechenden Zeitraum für die Aktualisierung von Radrädern für jede hierarchische Warteschlange MIC oder MPC auf.

Tabelle 1: Maximale Standardwarteschlangen und entsprechende Radaktualisierungsperioden

Router-Modell	Hierarchische Warteschlangen MIC oder MPC	Maximale Anzahl an Warteschlangen	Aktualisierungszeitraum für Das Rate-Rad
Modularer MX5, MX10,  MX40 und MX80	10-Gigabit Ethernet MIC mit 2 Ports und XFP Das Chassis-Basisboard hostt einen Chipsatz-basierten Packet Forwarding Engine-Prozess, der im eigenständigen Modus arbeitet. Der einzelne QX-Chip besteht aus zwei Partitionen, die jeweils 64 K Warteschlangen für Ausgehende Ports unterstützen.	128 K	1,6 ms
MX240, MX480, MX960, MX2010 und MX2020	MPC1 Q Die MPC1 Q Linecard hostt einen Chipsatz-basierten Packet Forwarding Engine-Prozess, der im Fabric-Modus arbeitet. Der einzelne QX-Chip besteht aus zwei Partitionen, die jeweils 64 K Warteschlangen für Ausgehende Ports unterstützen.	128 K	1,6 ms
	MPC2 Q Die MPC2 Q Linecard hosten zwei chipsatzbasierte Packet Forwarding Engine-Prozesse, die im Fabric-Modus arbeiten. Die beiden QX-Chips bestehen aus vier Partitionen, die jeweils 64 K Warteschlangen für Ausgangs-Ports unterstützen.	256 K	1,6 ms
	MPC2 EQ Die MPC2 EQ Linecard hosten zwei chipsatzbasierte Packet Forwarding Engine-Prozesse, die im Fabric-Modus arbeiten. Die beiden QX-Chips bestehen aus vier Partitionen, die jeweils 64 K Warteschlangen für Ausgangs-Ports unterstützen.	256 K	2,6 ms

Sie können hierarchische Warteschlangen-MICs und MPCs konfigurieren, um eine reduzierte maximale Anzahl von Warteschlangen zu unterstützen. Dadurch wird die Vom QX-Chip verwendete Rate der Radaktualisierungszeit verkürzt, was wiederum den Jitter in den Warteschlangen der auf der Linecard gehosteten Ausgangsschnittstellen reduziert.

Shaping Rate Granularity als Funktion des Aktualisierungszeitraums des Rate Wheel

Durch die Reduzierung der Länge des QX-Chip-Rate-Radaktualisierungszeitraums wird neben der Reduzierung des Jitters in den hierarchischen Planungswarteschlangen auch indirekt die Shaping-Granularität erhöht.

Für eine bestimmte Port-Leitungsgeschwindigkeit und Planungshierarchieebene ist die Shaping-Granularität eine Funktion der mindesten Shaper-Kreditgröße und des Aktualisierungszeitraums für das Rate-Rad aufgrund der Anzahl der von der Linecard unterstützten Warteschlangen.

Tabelle 2 zeigt, wie die Shaping-Granularität für nicht erweiterte hierarchische Warteschlangen-MIC- und MPC-Linecards mit Standardwerten für die mindeste Shaper-Kreditgröße und für den Aktualisierungszeitraum von Rate-Rad berechnet wird.

Tabelle 2: Standard-Shaping-Granularitäten für nicht erweiterte Queuing-MICs und MPCs

Porttyp	Hierarchieebene	Nicht erweiterte Warteschlangeneinstellungen für MIC oder MPC		Berechnung der Shaping-Granularität
		Mindestgutschrift	Aktualisierungszeitraum
1 Gbit/s Warteschlangen	Ebene 1 (Port), Ebene 4 (Warteschlangen)	4 bytes  =   32 bits	13.33 ms  =  0.01333 sec	32 bits  /  0.01333 sec  =    2.4 Kbps
	Stufe 2, Ebene 3	16 bytes  =  128 bits	1.66 ms  =  0.00166 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
10 Gbit/s Warteschlangen	Ebene 1 (Port), Ebene 4 (Warteschlangen)	16 bytes  =  128 bits	13.33 ms  =  0.01333 sec	128 bits  /  0.01333 sec  =   9.6 Kbps
	Stufe 2, Ebene 3	64 bytes  =  512 bits	1.66 ms  =  0.00166 sec	512 bits  /  0.01333 sec  =  38.4 Kbps