使用发送计时 （ST） 时钟实现具有透明编码的高速电路
当时钟和数据信号之间的关系至关重要时，您可以使用带透明编码的 ST 时钟来防止CTP2000 系列设备出现延迟和 抖动 ，从而可以在透明模式下承载更高速度的电路。
图 1 显示了透明编码电路将 DCE 连接到 DTE 时出现延迟和抖动问题。电路设置如下：
高速时钟和数据线（显示为红色）由 DCE 的 FIFO 缓冲区对齐。
信令引线（蓝色显示）端到端传递，无需通过 FIFO 缓冲区。携带非计时关键型信号的信令路径会面临延迟和抖动。
问题是，当电路的一端使用 FIFO 缓冲区时，需要一条从 DCE 到 DTE 的附加时钟路径将时钟承载至 DTE，以便它可以返回与数据相相的 DTE 到 DCE 时钟。FIFO 输入需要此 DTE 到 DCE 时钟。通常，其中一个信号引路路径携带此传输时钟。然而，当电路以高于 32k 的速度运行时，这些路径上的延迟和抖动使这些信号选择不尽理想。
图 1：使用透明编码
的高速和低速路径
的高速和低速路径
要解决与信令引线相关的延迟和抖动问题，您可以使用 ST 接口信号馈入或沉入 RTS to-CTS 信号路径。通过使用 ST 接口信号而不是 RTS 到 CTS 的信号路径，该信号路径将消除延迟和抖动。 图 2 显示了具有附加 ST 功能的透明编码电路：
在 DCE，RTS 到 CTS 信号路径配置为使用 ST（作为 DCE 的输入）通过网络向该信号路径馈送。
在 DTE，该信号被放置在配置为输出的 ST 引线上。
图 2：使用 ST 时钟的
透明编码
透明编码
配置透明编码以使用 ST 引线而不是 RTS/CTS 时，您可以指定 ST 是否是输入线索。